近日，中国科学院计算技术研究所处理器芯片全国重点实验室关于可信执行环境、全同态加密硬件加速、以及大模型容错的五篇论文被电子设计自动化领域顶级会议DAC 2026（Design Automation Conference，CCF-A类）接收。

论文第一作者为实验室集成电路课题组博士生潘尚杰，通讯作者为杨英豪特别研究助理，合作作者包括李晓维研究员等。针对云环境中可信执行环境（TEE）长期“重机密性、轻可用性”的问题，研究团队提出了一种轻量级、可验证的 CPU 可用性保障框架 AvaTEE。现有主流 TEE（如 SGX、Keystone 等）将 CPU 调度完全交由不可信特权软件控制，导致安全应用（飞地）易遭受 CPU DoS 攻击，在强竞争负载下性能下降最高可达 94.8%，延迟增加近 20 倍。为此，AvaTEE 在不修改现有硬件架构的前提下，提出“资源协商 + 运行时保障”两阶段机制：在部署前，将 CPU 预算、周期与时间债务阈值等参数嵌入远程证明流程，由安全监控器生成带签名的资源承诺报告，使用户在上线前即可获得具备密码学保障的 CPU 可用性合约；在运行时，通过引入 Enclave Guardian Scheduler 和基于“时间债务”的预测中断机制，持续监测飞地的执行状态，一旦发现调度违约，立即绕过不可信特权软件强制执行飞地，偿还时间债务，从而防止其 CPU 饥饿。论文基于 RISC-V 香山南湖处理器，在 FPGA 平台上完成原型实现并在 Keystone 框架上进行系统评估，结果表明在无竞争情况下平均性能开销仅 1.70%，启动额外开销低于 2%，而在 stress-64 强攻击场景下原生系统延迟可恶化数百倍，AvaTEE 仍能保持接近稳定的执行性能。该工作弥补了传统远程证明仅验证“运行什么”而无法保障“如何运行”的语义缺口，为云环境下隐私计算与机密服务提供了可量化、可验证的可用性保障方案。

AvaTEE架构图和CPU可用性保障机制

该论文第一作者为实验室集成电路课题组研究生刘思霖，通讯作者为杨英豪特别研究助理，合作作者包括李晓维研究员等。针对固定架构的加速器无法在运行多样化的全同态加密（FHE）应用时保持高效的问题，研究团队提出了面向 FHE 加速器的自动化生成框架。不同FHE 应用在加密参数与计算特征方面呈现出高度多样化的特点，现有的 FHE 加速器架构采用固定设计，缺乏对应用多样性的灵活支持。Hades 采用软硬件协同的方法。在软件协同侧，Hades 对给定 FHE 应用的数据流图以及加密参数进行分析，建立应用到硬件架构的映射关系，并针对目标工作负载自动搜索最优的加速器配置。在硬件设计侧，Hades采用了多功能单元的微架构设计和可参数化的流水线计算单元、可分区化的存储单元的架构设计。Hades 的自动化能力不仅支持在 FPGA 上实现灵活的硬件部署，同时也为 ASIC 加速器设计提供了系统性的设计指导。实验结果表明，Hades 能够充分挖掘应用特定特征，自动生成高效的硬件架构。与当前先进的 FPGA 加速器Poseidon和FAB相比，Hades 在性能上实现了 1.99× 至 6.58× 的加速，同时资源消耗降低了 50%，与当前先进的 ASIC 加速器SHARP和CraterLake相比，Hades 实现了超过 3× 的性能提升；同时，Hades 在不同应用中实现了 65%–94% 的硬件利用率，相较于固定架构的加速器提升超过 2×。

Hades应用分析框架与硬件架构图

该论文第一作者为实验室集成电路课题组博士生张仁刚，通讯作者为刘自臻特别研究助理和李华伟研究员。针对大语言模型（LLM）在安全关键领域部署时面临的软错误威胁，研究团队提出了一种轻量级的时空激活上下文感知容错推理框架STAC。现有低成本防御方法普遍依赖静态阈值，难以适配LLM推理过程中独特的“异常值二分性”问题：高幅值激活既可能是语义表达所必需的功能性异常，也可能源于软错误引发的故障性异常。此外，LLM推理中预填充阶段存在结构化功能异常，解码阶段激活特征随自回归过程发生时间漂移，静态阈值难以同时兼顾两者。为此，团队提出STAC框架，采用“空间感知+时间预测”的解耦机制：预填充阶段利用热点通道掩码区分合法的大数值功能异常，对冷通道严格裁剪；解码阶段提取轻量级统计特征构建XGBoost动态预测器，自适应调整每个token的保护边界。实验表明，STAC在保持无故障精度的同时，将最大可容忍故障率提升至10^-6，相比现有低成本防御方法实现10倍可靠性提升，平均延迟开销仅3.85%。该工作基于激活的时空演化特性构建自适应容错机制，在保证效率的同时显著提升系统可靠性，为大语言模型在安全关键场景中的部署提供了可行路径。

该论文第一作者是实验室在读研究生华腾辉，通讯作者和合作者包括穆嘉楠特别研究助理、叶靖副研究员和李华伟研究员等。为了提升FHE加速器通用性，需要探索统一架构支持不同加密体系。针对现有统一FHE加速器普遍存在兼容性不足、硬件利用率不高以及关键路径性能受限等问题，研究团队提出了新型统一加速器 Chimera。面向多样化 FHE 工作负载在计算模式、数据组织与资源需求上的显著差异，Chimera 从计算架构、功能单元、存储组织以及配置优化等多个层面开展协同设计，在保持统一架构通用性的基础上，显著增强了对复杂逻辑型 FHE 计算的支持能力。与此同时，Chimera 还结合面向系统约束的自动化配置优化方法，能够根据算法参数和硬件配置对运行参数进行协调优化，从而进一步提升整体执行效率与硬件资源利用水平。实验结果表明，与当前先进的统一 FHE 加速器Trinity相比，Chimera 在 TFHE 类工作负载上平均实现 14.64×的性能提升，同时在 CKKS 类工作负载上保持可比性能，且面积开销仅增加 9.6%。该工作展示了统一 FHE 加速器在兼顾通用性、高性能与可扩展性方面的显著潜力，为高效支撑多体系 FHE 应用提供了新的技术路径。

此外，实验室集成电路课题组与北京邮电大学、香港中文大学合作的另一篇关于芯片可靠性评估的论文《ATLAS: Asynchronous Topological Learning for Accurate FIT Prediction via Decoupled Graph Neural Networks》也被本次DAC 2026接收，该论文第一作者来自北京邮电大学，刘自臻特别研究助理为共同通讯作者。