近日，中国科学院计算技术研究所处理器芯片全国重点实验室关于数字集成电路测试向量生成（Automatic Test Pattern Generation，ATPG）和测试点插入（Test Point Insertion，TPI）的两篇论文分别被第57届IEEE国际测试会议（International Test Conference，ITC）长文接收。

    该论文第一作者为实验室集成电路课题组特别研究助理晁志腾博士，第二作者为实验室集成电路课题组博士生孙彬，通讯作者为李文杰工程师和李华伟研究员。针对自动测试向量生成（ATPG）过程中传统可测试性优化方法依赖局部电路修改、难以充分探索全局逻辑优化空间的问题，研究团队提出了基于 E-graph 的可测试性感知逻辑重构框架 E-ATPG。该方法利用 E-graph 高效表示逻辑等价变换空间，并以可测试性为导向自动搜索更有利于测试生成的电路结构，在保持逻辑功能等价的前提下提升电路可测试性。实验结果表明，E-ATPG 能够有效重构电路逻辑结构，显著优化 ATPG 搜索空间，提高测试生成效率，为集成电路测试优化提供了一种新的自动化设计方法。

基于E-graph 的可测试性感知逻辑重构框架

    该论文第一作者为实验室集成电路课题组博士生林晓泽，通讯作者为李华伟研究员和汕头大学赖李洋教授。针对现有测试点插入（TPI）方法优化空间受限的问题，研究团队提出了一种基于逻辑综合中间表达的测试点插入框架。现有综合后门级测试点插入受限于已固化的电路结构，容易引入不必要的面积和时序开销；而寄存器传输级（RTL）测试点插入又受限于高层抽象表达及其中的不可编辑区域，难以实现精确而有效的测试点定位。为解决上述问题，该框架首先在逻辑综合中间表达上完成测试点分析与插入，随后执行时序与面积驱动的工艺映射。该方法在保留电路结构信息的同时，避免了结构固化对测试点候选位置的限制，并将插入的测试点纳入逻辑综合流程进行协同优化。实验结果表明，相较于商用工具中的门级和RTL方法，所提方法能够以更少的测试点实现电路可测试性提升。同时，相比门级方法，该方法还能减少面积开销并改善时序性能，为集成电路测试提供了一种更优的测试点插入方案。

基于逻辑综合中间表达的测试点插入框架

    此外，实验室集成电路课题组与北京邮电大学集成电路学院王志君教授课题组合作完成的论文《Accelerating ISO 26262 Functional Verification with LLM-Based Critical Node Analysis for Early-Stage RTL Design》也被本次 ITC 2026 接收。该论文第一作者是北京邮电大学在读博士生费思飏，实验室晁志腾特别研究助理为共同一作、李华伟研究员为共同通讯作者。针对 RTL 设计早期关键节点识别高度依赖故障仿真、分析成本高等问题，研究团队提出了一种基于大语言模型的关键节点分析框架。该方法将关键节点识别任务转化为结构化报告生成任务，实现了对 RTL 设计的高效可靠性分析，实现了 RTL 设计可靠性优化的“左移”（Shift-left）。该工作为功能安全芯片设计中的早期可靠性分析提供了高效智能的新思路。