指南通告
2025年开放课题申请指南
一
简介
处理器芯片全国重点实验室为提高实验室的开放层次，提高学术水平和技术水平，增进国内外学术交流与合作，促进人才流动与学科交叉渗透，按照相关规定特设开放研究课题。欢迎国内外相关领域的科研工作者参与实验室的开放课题研究。
二
指南的制定原则
1、根据我国处理器芯片领域的发展战略，着眼于国民经济建设的当前和长远的需要和国际学科发展的前沿；
2、鼓励具有开拓性、前瞻性、创造性和高层次理论和技术的自主创新研究及具有重大应用前景的项目；
3、利于促进多学科的交叉渗透和多部门的联合攻关，有利于建立和发展国际合作的新格局，有利于人才培养和学科的发展；
4、鼓励和支持具备博士学位、高级职称的国内外科技工作者申请；
5、资助项目的申请者要求与本实验室科研人员协同工作；
6、项目资助10万/项，资助周期一般不超过2年。
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三
建议开放课题的研究方向
本年度建议开展课题如下（可不限于以下课题）：
题目1
软件仿真与硬件实现统一抽象的敏捷开发方法研究
硬件RTL代码实现难度过大一直是处理器架构研究与实现的重大挑战。因此，RTL代码实现之前，通常会用C++等高级语言进行仿真建模，对设计参数进行敏感度学习，然后根据仿真建模的结果再进行硬件RTL代码的实现。此方法虽然避免了处理器RTL迭代开发的代价，但是也引入了高级仿真语言与RTL代码不对齐的问题，导致仿真功能、性能与RTL代码存在较大误差。该研究将探索基于异步函数实现软件仿真与硬件实现的统一抽象接口范式，构建一套完整的流水线功能逻辑单元库，针对处理器功能设计目标，自动生成功能逻辑模块的数据流图构建与驱动执行，最终实现精确仿真与硬件实现统一的敏捷开发方法与平台。研究内容重点分布在：
1.研究基于异步函数方式的软件仿真与硬件实现统一抽象接口范式，实现面向处理器设计的敏捷开发编程模型；
2.研究支持数据流执行接口的处理器功能逻辑单元库构建方式，实现完整全面的处理器功能描述函数库；
3.研究基于目标功能描述的逻辑单元数据流图构建和数据流驱动执行模型，同时利用乱序发射和tagged数据流执行模型，实现控制逻辑简单、处理功能通用的处理器设计。
题目2
存算一体系统数据资源分配与调度研究
存算一体架构是当前的研究热点和前沿技术，对于打破“存储墙”瓶颈具有重要的理论意义和应用价值。引入存内计算单元后，系统工作模式由“数据上拉”转变为“计算下放”，打破了“存算分离”的固有模式，导致数据在不同存储层次中的重新分布，系统的耦合性和复杂度极大提高。数据的搬运、同步和访问成为了新的关键问题，严重制约着系统的性能与能效，由此带来了新的机遇和挑战。该项研究从体系结构层面出发，针对存算一体系统中数据资源的分配、同步和访问等基础科学问题，探索存算一体系统中的数据资源分配与调度方法。研究内容重点分布在:
1.紧密结合人工智能、深度学习、大模型、大数据、图计算等应用的访存和行为特点，深入研究存算一体架构中数据分配与传输关键路径的内在关联，探索和设计高效的数据分配和调度算法；
2.针对存算一体系统不同存算层次间的数据同步开销大的问题，设计高效的数据同步机制与一致性保障方法；
3.针对3D堆叠和Chiplet等先进封装技术，利用数据预取、冗余、延迟隐藏等技术，探索降低存算一体系统中数据传输关键路径长度的新策略。
题目3
面向LLM集成应用开发的领域特定语言研究
近年来，大语言模型（LLM）已被广泛集成进多种应用中，通过LLM在文本理解、创意生成、知识提取、代码编写等方面的独特优势大幅提升应用在用户交互和解决问题等方面的能力。然而，LLM具有不确定性，应用开发者需要对LLM的输入输出格式、资源消耗情况等进行妥善管控以保证应用的鲁棒性；LLM依赖于场景和上下文，应用开发者需要对复杂工作流及其状态进行妥善管控以保证应用的可用性。该项研究针对以上问题设计新型领域特定语言帮助开发LLM集成应用。主要研究点包括：
1.将组合子编程范式引入领域特定语言，以声明式、结构化、自底向上的方式开发与LLM交互的工作流，在语言层面追求构造即正确，从而提高应用的可用性；
2.将代数副作用范式引入领域特定语言，将输入输出模拟、资源消耗追踪、分布式计算等副作用从与LLM交互的工作流中分离开来，在语言层面解耦工作流逻辑与副作用管控，提高应用的鲁棒性；
3.在现有编程语言（如Python）中通过嵌入形式实现该领域特定语言，充分利用已有的编程生态，降低领域特定语言的应用门槛。
题目4
基于光计算的分组密码算法处理器关键技术研究
随着信息技术的迅猛发展，数据的安全性变得至关重要。分组密码作为现代密码学的核心，在保障信息保密性、完整性与可用性方面的发挥关键作用。然而，面对物联网、云计算、大数据及人工智能等新应用带来的海量数据加密需求，传统基于CMOS的分组密码处理器在速度提升与功耗优化方面遭遇瓶颈。亟需从计算原理、器件结构与系统架构等层面创新，探索新原理、新器件和新架构，推动密码处理硬件向高速、高能效、高安全性方向演进。光计算作为后摩尔时代构建新型计算范式的关键路径之一，凭借其超高速、低能耗和高并行处理能力，为解决上述问题提供了全新的可能性。将光学计算与密码学有机融合，其研究聚焦以下三个方面:
1.深入分析分组密码算法，识别适合光实现的关键操作，并提出针对这些操作的光计算优化方案，以提高运算效率和降低能耗，确保在光域中的高效实现。
2.研究适用于分组密码处理器的动态可重构光逻辑门器件，解决偏置点自动校准问题，增强对温度、振动等环境干扰的鲁棒性，提升器件稳定性.
3.基于仿真平台构建完整的光计算分组密码处理器模型，进行功能仿真与性能评估，验证光计算技术的实际应用潜力，推动其在安全计算领域的实际应用。
题目5
全同态加密逻辑电路设计优化方法研究
研究内容:
针对密态逻辑电路计算延迟高、同态逻辑门生成机理不明确、计算误差理论分析偏差大的难题，研究同态逻辑门自动生成和电路优化方法，设计优化的同态逻辑门生成算法，实现复合逻辑门生成，降低计算延迟；研究加密参数选择与计算误差关系，设计安全参数理论分析方法，实现保障数据安全同时更优的参数选择；研究布尔任务的优化，设计自动化布尔电路生成框架，解决密态电路最优合成问题，有力支撑密态逻辑电路计算性能的提升。项目指标具体为：设计单输出逻辑门的自动化生成方法，支持在一次自举的计算代价下计算多输入单输出逻辑函数；设计多输出逻辑门的自动化生成方法，支持在一次自举的计算代价下计算多个多输入单输出逻辑函数；给出安全参数理论分析方法，能够实现优化的参数选择；设计自动化布尔电路生成框架，能够实现密态电路性能提升3倍以上。
题目6
AI增强的全同态加密智能编译系统研究
全同态加密（FHE）是隐私保护计算的核心技术，然而FHE计算的极高复杂度和编程难度严重制约了其实际应用。构建FHE-AI智能编译器，通过人工智能技术的决策分析能力应对FHE编程的复杂性难题，对FHE的落地和生态建设具有重大的理论价值和实践意义。本项目旨在构建一个AI增强的FHE智能编译器系统，实现从高级语言到目标硬件代码的全自动化编译。具体目标包括：
1.建立基于大语言模型的FHE参数自动选择机制，兼顾性能开销和结果精度;
2.设计AI驱动的多目标协同的编译优化策略，实现算子融合、高效的内存调度和自举策略的智能化插入，优化FHE算法的性能开销；
3.构建面向目标硬件的代码生成框架，基于对FHE应用计算图的全局理解，自动生成针对NTT、模乘、模加等专用单元的目标硬件指令代码；
4.支撑实现端到端的智能编译工具链，在FHE基准测试程序上验证编译优化效果。
题目7
面向大规模集成电路的表示学习方法研究
集成电路规模的持续增长导致了极高的设计复杂度,亟需开发更加智能高效的设计方法与EDA工具。电路表示学习作为一种新兴研究领域，旨在通过图神经网络等AI 方法自动提取复杂电路的高效特征表示，进而支持更加智能的设计优化过程。然而，由于集成电路结构和功能复杂、电路存在形式多样，加之EDA 流程和任务各异，使得现有学习方法的精确性、通用性、实用性面临挑战。因此，如何实现高效、可靠和通用的电路建模和表示学习，并与不同的设计优化任务进行快速适配成为关键。本课题研究内容重点分布在:
1.研究基于图基础模型的通用电路表示学习方法，解决现有方法对大规模电路图复杂拓扑结构信息和功能信息利用不充分的问题；
2.研究多模态表示学习方法，高效编码来自RTL代码、电路图等不同模态的丰富信息，实现多阶段、跨模态的高效表示学习；
3.研究将上述表示学习方法应用于芯片QoR预测、逻辑综合优化等不同设计优化任务，实现大规模集成电路的高效智能优化。
题目8
面向日语自然语言处理的超导SFQ动态编码硬件加速机制研究
传统CMOS架构在自然语言处理（NLP）硬件加速中存在冯·诺依曼瓶颈：数据在存储与计算单元间的频繁搬运导致能效低（约1pJ/bit），以及时钟频率限制：硅基半导体物理特性制约（最高主频≤5GHz）。日语的黏着语特性导致单句平均含15.7个形态素（是英语的2.3倍），因其复杂的形态素解析（Morphological Analysis）需求，对实时性要求极高。现有方案（如MeCab解析器在Xeon处理器上延迟为12μs/句）难以满足实时对话系统需求。超导单磁通量子（SFQ）技术具有磁通量子态（Φ₀）编码实现0.16pJ/bit能效（理论极限）和时钟频率突破100GHz（实测RSFQ环形振荡器达110GHz）的优势。本研究采用超导SFQ技术构建动态编码优化模型，对日语复杂形态素解析的超导SFQ电路级优化，实现理论能效较传统CMOS方案提升1-2数量级。主要研究内容包括：
1.动态编码架构。将日语字符的Unicode编码（如「あ」=U+3042）映射为磁通量子态（Φ₀=2.07×10⁻¹⁵Wb），通过约瑟夫森结实现超导环路的非线性振荡，完成超高速特征提取；
2.量子化处理流程。输入层：日语句子→超导SFQ脉冲序列（1脉冲=1形态素），解析层：SFQ逻辑门实现并行计算，输出层：磁通量子态→Unicode文本流。
题目9
面向大模型推理加速的KVcache压缩方法及其硬件架构
在文本生成类大模型的推理过程中，AI处理器面临着内存访存带宽不足的瓶颈，导致硬件算力无法完全应用。尤其在处理超长文本时，由于KVcache 随 token 序列长度线性增长，其在Decode 阶段会产生大量内存读写请求，形成显著的带宽瓶颈，严重限制了推理吞吐率。本研究旨在探索并开发一系列面向推理加速的 KVcache 高效压缩策略及其硬件架构设计和部署方法，在大模型推理时显著降低AI处理器KVcache的内存读写需求，并在处理超长文本的应用场景且不显著降低推理精度的情况下，实现10倍的 KVcache 压缩比，从而有效缓解访存压力，提升大模型推理性能。
题目10
大模型分布式推理的动态流水线调度机制研究
人工智能大模型的突破性进展对计算机体系结构提出了前所未有的挑战。其海量参数、巨量训练需求与低延迟高并发要求，令处理器架构面临严重的“内存墙”、“通信墙”和能效瓶颈。本研究聚焦大模型分布式推理计算的流水线调度机制研究，主要研究内容围绕以下方面展开：
1.动态拓扑感知流水线：硬件拓扑按输入长度自适应重构，基于注意力激活值预测动态划分边界，降低气泡率，提高并行性。
2.显存-存储层次化访问：结合新型非易失性存储器件，设计异构的层次化存储系统和访问机制。提升内存访问带宽、增加计算能效比、降低传输延迟。
3.显存-存储-通信三级协同调度：面向参数同步和梯度聚合产生的通信延迟和开销问题，提出基于权重换入换出策略，解决延迟、带宽利用率、跨节点扩展性差的问题，大幅度降低系统级延迟。
题目11
量子测量的优化及在量子设备上的应用
在量子物理学中，通过量子测量来预测任务扮演着十分关键的角色，包括处理中等规模的量子系统、哈密顿量的测量、估算目标的保真度、验证纠缠状态以及测量相关性等。该项研究的背景来源于量子随机测量在带噪声的中等规模的量子（NISQ）设备上的拓展，例如随机测量的统一框架[Quantum2023]推广到玻色子系统[Quantum Science and Technology2023]，以及随机测量的方案应用于纠缠验证[Nature2023]。
项目旨在提出适合于NISQ设备的随机测量方案，首次考虑将适用于NISQ设备的变分线路应用于随机测量的优化,研究如何更高效实现量子测量，探索已有量子设备的瓶颈问题及如何进一步突破。其次，项目考虑如何在量子设备上更高效地实现含有浅层量子线路辅助的量子测量方案。项目将结合理论分析和数值模拟，整体研究方法基于变分线路和Clifford线路的特性，探究如何有效地放宽随机测量要求，涵盖电路深度和对误差的鲁棒性等方面。另外，项目将设计高效且普适的算法，采用统计学手段分析算法的复杂度。研究重点包括：
1.将浅层变分或Clifford线路融入量子测量框架；
2.理论证明方案相对于传统量子测量方法的优越性；
3.结合量子设备验证算法优势等。
题目12
基于MLIR的融合策略与硬件感知的神经网络编译优化研究
神经网络编译器通过弥合高级张量操作与低级硬件的差距，降低推理成本。然而，现有编译器存在着前端融合局限、后端优化瓶颈、跨平台适配不足等问题。拟基于MLIR多级中间表示框架，通过计算图与算子层的语义分析，提出融合策略与硬件感知的优化方法，探索模型结构与编译器的协同设计，提升主流神经网络模型在GPU、TPU等硬件上的运行效率。研究内容覆盖：
1.基于成本模型的自适应融合策略，包括成本模型构建：利用MLIR多层中间表示提取模型结构与硬件特性，训练成本模型预测融合子图的性能。自适应融合：根据成本模型动态调整算子合并粒度，确保融合子图适配代码生成需求，优化线程内数据重用与线程间数据共享。访存优化：通过减少片外内存访问，提升融合子图的执行效率。
2.硬件感知的访存分析与优化。性能瓶颈量化：将目标硬件的关键指标（如GPU的内存带宽、缓存大小、共享内存冲突、线程分化）纳入定量分析，评估推理时的访存与计算代价。访存优化策略：基于分析结果优化数据布局（如分块、向量化）、内存合并和数据预取粒度，减少共享内存冲突，提升硬件资源利用率。跨平台适配：通过MLIR的语义映射，设计通用的访存优化模板，支持GPU、TPU等异构硬件的高效代码生成。
题目13
量子最优传输的算法复杂度研究
量子最优传输把经典最优传输推广到了非交换概率空间，既提供了刻画量子态关系的物理上自然且数学上严谨的度量，又为量子机器学习等问题带来了适配密度矩阵结构的新工具。量子最优传输已经成为了量子计算的核心技术之一。最近，人们在经典最优传输理论上取得了新的突破，证明了Sinkhorn算法对于几乎所有的非负矩阵都具有多项式时间近似性，并刻画了Sinkhorn算法关于矩阵密度的相变现象。本研究期望将经典Sinkhorn算法的相变理论扩展到量子Sinkhorn算法上，从而对量子最优传输的算法复杂度给出完整的刻画。研究内容重点分布在:
1.试图证明量子Sinkhorn算法对于几乎所有的正映射都是多项式时间近似的；
2.试图构造一个正映射的簇，使得对于这些正映射，量子Sinkhorn算法不是多项式时间近似的；
3.试图将矩阵密度推广到正映射上，从而证明量子Sinkhorn算法的相变现象。
题目14
芯片上生物脑神经元网络建立与脑启发计算方法研究
生物脑神经元网络具备天然的低能耗和高计算效能，是不断启迪建立智能计算新范式的灵感源泉。体外构建的芯片上神经元网络脱离主体意识，环境可控，是研究神经元网络计算范式的理想载体。本课题拟突破芯片上生物脑神经元网络构建难、训练难等瓶颈，研究其主动认知&闭环决策计算行为;拟建立可训练推理的生物计算平台，探索生物神经元网络的构建方法、任务构建与神经元网络训练方法、神经元网络输入输出编解码算法等任务;拟与主流的强化学习算法进行性能比较，研究生物神经元网络在快速收敛和在线学习推理等方面的潜力;进一步启发对人工神经元网络的设计思想、网络结构构建等方面，建立示范性算法框架。研究内容重点分布在:
1.建立一台可训练推理的芯片上生物脑神经元网络，包括：神经元网络系统，高实时性编解码网络算法，
2.完成芯片上生物脑神经元网络与3种经典强化学习算法网络在同类型任务中的性能对比分析，
3.建立脑启发示范算法框架：基于对计算过程中输入输出与神经元活动的时空特性，建立一套脑启发的神经元网络，并体现性能。
题目15
光-电混合异构芯片端到端推理加速
基于“干涉仪神经处理单元（MZI-NPU）+ 阻变存储阵列（ReRAM）”的光-电混合异构芯片对于满足未来端侧智能的极限能效需求具有重要的研究价值。如何打通光学矩阵乘与电子存储/控制之间的“全链路互操作”，即围绕数据幅值-相位编码、光域缓冲、电子域寻址三类通路设计统一的指令集与调度协议，使模型张量在两域间零拷贝流转，是目前映射神经网络应用到光-电混合异构芯片的面临的关键难题。围绕这一问题，研究重点分布在：
1.围绕核心运算映射算法层面，需系统探索卷积与自注意力这两类主导算子的光-电异构映射机制，包括但不限于在 MZI-NPU 中利用干涉叠加完成大规模矩阵-向量乘，同时借助 ReRAM 的并行存储与局部累加特性高效管理权重等；
2.围绕精度与功耗的双重约束，开展混合精度量化与功率管理策略的探索，研究可迁移到多任务负载的能效调优方法论相位，如量子化对 MZI 累积误差与干涉条带稳定性的影响，ReRAM 写入扰动下权重漂移-退火模型等；
3.围绕覆盖“物理器件-架构链路-整机任务”的统一评价框架，研究端到端推理各阶段的时延剖析、带宽瓶颈定位与软硬协同优化等内容，通过开放数据、原型板级验证与仿真工具链共享，推动异构光电芯片的快速迭代和跨域生态构建。
题目16
面向大型软件的无感知方法级增量编译技术研究与系统实现
随着软件系统日益复杂和规模持续扩大，传统的全量编译方式在处理大型项目时面临编译耗时长、资源开销大等问题，严重制约开发效率与迭代速度。现有增量编译技术多以文件为粒度，不仅对代码变动过于敏感，且难以充分发挥多核处理器的并行能力；同时，如预编译头文件等机制也影响开发体验与一致性。该研究旨在突破上述局限，面向方法级粒度，探索一种轻量化、高并发、用户无感知的增量编译新范式：一方面通过更细粒度的编译单元和多核并行处理能力，显著提升编译效率；另一方面实现自动化、无感知的增量编译，使开发者在保持原有开发习惯的同时，获得更高效的体验。该研究将为软件项目的持续开发与快速迭代提供关键技术支撑。研究内容包括:
1.单元体拆分算法：基于程序语言的语法和语义规则，将传统编译单元细化为方法级、可独立编译的单元体；
2.方法级增量编译技术：设计具备高并发性和低资源开销的增量编译机制，提升整体编译性能；
3.系统实现与验证：基于LLVM等主流编译平台，构建支持大型C/C++程序的高效、无感知增量编译系统。
四
申请书提交时间及联系方式
